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[請益] ic design類似建築學的書籍

看板Tech_Job (科技人)作者 (Chiao12345)時間1年前 (2022/05/17 10:14), 編輯推噓47(48推 1噓 144→)
留言193則, 29人參與, 1年前最新討論串1/1
打擾各位資深學長姐，小弟進入ic design產業， 目前已把線上資源HDL ，Verilog基本給念完 想詢問板上各位學長姐有推薦 ic design相關進階書籍嗎（原文也沒關係） 教導什麼樣的code會合出什麼樣的電路 或是一些Verilog的延伸技巧 我發現HDL是真的難， 最近練習交大lab,功能什麼的很快就寫完了， 跑模擬，波形也正確， 但合出來的電路根本不能用， 組合電路跟循序電路搞在一起，完全錯誤！ 後續很怕自己一直在用錯誤的觀念在寫code， 但又沒有相關資源可輔助學習， 只有好心的學長在教我，但我不想一直麻煩他，怕造成學長困擾，因此來板上詢問前輩們 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.52.169.34 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1652753645.A.3D4.html
噓
05/17 10:17, 1年前 , 1F
洗文章嗎？google不會用？
05/17 10:17, 1F
推
05/17 10:19, 1年前 , 2F
去上TSRI的課啊 有教Synthesis的觀念
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不然自強基金會看有沒有
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推
05/17 10:29, 1年前 , 4F
HDL當一般語言在寫嗎？
05/17 10:29, 4F
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05/17 10:41, 1年前 , 5F
謝謝w大
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05/17 10:42, 1年前 , 6F
aby 大 我有先自己搜尋一遍，但資訊通常都太片面，
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05/17 10:42, 1年前 , 7F
因此想詢問板上有無推薦的書籍
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05/17 10:43, 1年前 , 8F
Edi大 我目前確實是有這樣的壞毛病，因此想改掉
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推
05/17 10:59, 1年前 , 9F
看github學阿 github也有verilog project
05/17 10:59, 9F
推
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先從基本邏輯設計開始吧
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推
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你這樣都能進ic產業，我好不平衡喔
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05/17 11:07, 1年前 , 12F
如果計算機架構夠熟，可以看胡振波的手把手設計CPU
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05/17 11:10, 1年前 , 13F
印象中”複用ip的數位ic設計技術”也值得看一下
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05/17 11:15, 1年前 , 14F
會把combination 跟sequential 混用…… 其實網路書
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很多。 先看下 Reuse methodology manual , 記得裡
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05/17 11:15, 1年前 , 16F
頭有寫到coding guideline
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推
05/17 11:29, 1年前 , 17F
不用那麼複雜 從入門的邏設看起吧 你連基礎都沒打
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05/17 11:31, 1年前 , 18F
你的問題蠻需要經驗累積的，我建議一開始設計任何小
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功能，1）訂好input/output，2)畫出input/output的
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對應波形，3）靠組合電路、循序電路，把input轉成ou
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tput的波形，寫錯波形就會不一樣；之後就是拼裝小功
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能成一個module…至於要知道hdl會合成什麼電路，多d
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ebug幾次gate sim或多ECO幾次就知道，你先波形對就
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好。
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05/17 11:32, 1年前 , 25F
邏設+1
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05/17 11:51, 1年前 , 26F
其實你只要把 seq 電路和 combinational 電路分兩
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個 always block 來寫，問題就會少很多
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05/17 12:17, 1年前 , 28F
謝謝各位前輩建議小弟發現可能原因，邏輯設計念的
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05/17 12:17, 1年前 , 29F
不夠熟，這個禮拜我再來好好研讀一次
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05/17 12:18, 1年前 , 30F
Vi 大經過學長提點，目前我也是這樣寫，就分得蠻清
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05/17 12:18, 1年前 , 31F
楚的
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05/17 12:22, 1年前 , 32F
其實想詢問ic design建築學書，另外是想要建構自己
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寫code的同時，心中要有電路，但這部分我覺得有點
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難，想說能不能看範例code對應實際電路，來輔助自己
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05/17 12:22, 1年前 , 35F
能更快達成
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05/17 12:26, 1年前 , 36F
Bc大 我目前寫lab，有先分好功能 畫好block diagram
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,後續分別實現出來，因為lab電路算小，我是全部塞在
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05/17 12:26, 1年前 , 38F
同一個module裡面，這樣子是正確的嗎，還是不同bloc
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05/17 12:26, 1年前 , 39F
k diagram就要用不同的module實現，後續再接線會比
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還有 114 則推文
推
05/18 11:17, 1年前 , 154F
我不是整合部門的人，但認知上HSTA應該是一個在複
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雜soc下，整合度較高，節省較多sta run time或減少
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來回更迭的方式，實際timing收斂無論是前面階段改de
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sign，或後面階段靠APR和整合部門透過一些手段改net
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list來收斂timing，應該沒辦法完全用 HSTA取代，不
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知道我的認知對不對？觀念上STA最終還是給report用
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，「修」timing讓timing 收斂這件事應該沒辦法透過s
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ta flow完成吧？
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我也不是整合專業的人，有說錯麻煩更正，大家交流一
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下，也能增加新知
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推
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因為我看整合部門後面階段還是會用tweaked和Apr 討
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論來「修」timing，STA還是用來「看」timing
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05/18 11:20, 1年前 , 166F
Typo: tweaker
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推
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收斂timing在後面階段還是要下去「修」才會收斂，
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所以我對您那句HSTA可以「收斂」timing有點疑問，您
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的意思是HSTA這個flow可以靠STA tool 自動「修」tim
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ing嗎？
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推
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重點是同時，的確HSTA其中一個目的是加速內部R2R分
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析，可是interface間的收斂PD需要HSTA 相關session
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來作參照
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推
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還是你是在說HSTA是加強版的 PT physical aware這
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件事? (純粹猜測，可能說錯)
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05/18 11:46, 1年前 , 176F
然後題外話Primetime也可以作ECO
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嗯嗯，請忽略我剛剛那個留言，我剛剛還沒看到你的
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05/18 11:46, 1年前 , 178F
最新留言
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05/18 11:48, 1年前 , 179F
嗯嗯，PT的eco應該就是我上面說的 physical aware
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05/18 11:48, 1年前 , 180F
我跟整合同事聊過，他們覺得tweaker好像比較強
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推
05/18 11:49, 1年前 , 181F
不過一般是用tweaker修沒錯，只是timing 資訊要抽給
05/18 11:49, 181F
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05/18 11:49, 1年前 , 182F
PD用
05/18 11:49, 182F
推
05/18 11:50, 1年前 , 183F
不過那個eco的thinking最終應該還是靠人手動試，然
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05/18 11:50, 1年前 , 184F
後跑出report看，複雜的soc應該還沒辦法自動做到tim
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05/18 11:50, 1年前 , 185F
ing收斂，不知道這樣講對不對？
05/18 11:50, 185F
推
05/18 11:53, 1年前 , 186F
有些PD會有些對策tcl
05/18 11:53, 186F
推
05/18 12:19, 1年前 , 187F
嗯嗯，瞭解，後面階段timing收斂需要整合部門和PD
05/18 12:19, 187F
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05/18 12:19, 1年前 , 188F
緊密合作沒錯
05/18 12:19, 188F
推
05/18 17:38, 1年前 , 189F
入門推薦
05/18 17:38, 189F
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05/18 17:38, 1年前 , 190F
05/18 17:38, 190F
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05/18 17:38, 1年前 , 191F
0_AV_rVbay0pWmED7992G
05/18 17:38, 191F
推
05/19 08:37, 1年前 , 192F
這樣也很能進 當初面了20多家都沒錄取 嫌我能力不
05/19 08:37, 192F
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05/19 08:37, 1年前 , 193F
夠
05/19 08:37, 193F
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