[徵才] Analog IC/PLL layout
◎我已閱讀過置底的 板務規範 和 發文規範：是
（請確實閱讀過後並將項目「否」刪除）
◎個人徵才：
（以下所有欄位均為必填，若為公司徵才此項免填，並請刪除此項目）
個人名稱：黃先生
聯絡方式：line id:iclab5556
◎徵求期限：10/1
◎工作內容描述：
1.類比電路佈局：ＰＬＬ/analog 相關電路 使用40nm/28nm
2.涵蓋內容：ＶＣＯ/divider/charge pump/calibre drc/lvs
◎徵求條件：
需要會使用Cadence virtuoso LVS/DRC,有基本程度就好
也歡迎有基本概念的在校生
（在校生包含學校學生或著是上過自強基金會的學生）
◎交件時間：
12月中
◎案件預算：
整個PLL預算最高16萬元,時薪500
(以上為初步的計費方法,若接案人有不同提案也可以討論）
每週會跟接案人討論預期進度跟時數,雙週發放一次
◎酬勞時薪試算：
此案件前置作業評估所需時間為：6小時（包含會議、溝通、籌備、提案、確認等）
此案件實際執行評估所需時間為：260 小時（包含執行、異動、修改、各層級確認等）
此案件總評估時間為：266小時，換算時薪為：500元/小時
◎酬勞發放日：1.第一次正式開始後每兩週結算一次
◎是否回應所有來信： 否
◎是否需要開立發票：否
◎是否有試稿（比稿）階段：否
◎試稿（比稿）酬勞：
（如無試稿階段，此項目不需填寫）
⊙理想接案對象：
1.在校相關領域的學生
2.有基本概念或上過相關layout課程的人
⊙備註：
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.160.132.206 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/soho/M.1725105689.A.5EF.html
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