Re: 大雷雨的週四,來點輕鬆的

看板Engineer (工程師)作者nowitzkixd (十元作家)時間1天前 (2026/06/22 20:42)推噓3(3推 0噓 7→)

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傳統的記憶體會有傳輸距離上的問題打開LPDDR4的原理圖 https://i.postimg.cc/mrH1cn41/195531.png

會看到密密麻麻根本不知道在幹嘛的腳位稍微整理一下大致來說會分兩種信號比如說DQ0_a 那些DQ DMI DQS類的基本都是數據線然後像是CA0_a 那些CA CK CS類的基本都是地址線 https://i.postimg.cc/W48zJcKS/200452.png

然後再細分出來比如說DQA0~7 + DMIA0 + DQSA0_P + DQSA0_N 這樣就是一組數據線那像是CAB0~5 + CLKB_P + CLKB_N + CSB0 + CKEB0 這樣就是一組地址線從表格來看大概是四組數據+兩組地址 ---- 對於同一組的走線 Layout的時候要做等長處理信號線盡量控制在<10mil以內地址線的話就還好 <50mil以內就可以了再來還有一個規則是同組同層比如說下圖為例 https://i.postimg.cc/4yBjzBGq/201154.png

像這張主機板看起來密密麻麻實際上只用了4層的架構也就是頂層內層1 內層2 底層這樣的架構一般來說我個人的習慣通常是表層放元件信號就盡可能往內層2塞實在塞不下再來塞底層最後才是塞內層1 但考慮到種種因素比如說過孔距離導致的額外寄生電感等等有時候也是能塞就塞(汗那四組信號線同一組的要放在同一層不可以說DQA0放在內層1 DQA3放內層2 地址線就還好了盡可能達到同組同層就好真的達不到就算了然後再來就是阻抗匹配一般來說線越寬阻抗越小至於一條線多寬會有多少阻抗就要考慮層壓結構製造商基板原材等等這個就比較複雜所以說拿a廠商的規格去b廠商做阻抗匹配是會出問題的像是DQSA0P DQSA0N 這種一看到就要直覺性的想到這是成對差分線一般來說LPDDR4 這種差分線大概都在100歐姆左右其他獨立線差不多都在50歐姆左右 ------------------- 但因為記憶體的信號本身是非常高速的所以信號完整性上導線的形式(從記憶體顆粒上拉一條銅線連接到控制器這種方式) 某種程度會因為種種物理上的限制(包括要滿足那一卡車的規則等等) 產生互相干擾的情況最後產生瓶頸所以HBM就誕生了 HBM在製造上直接在硅片上光刻跟蝕刻開出凹槽然後把銅用沉積的方式填充進去因為是直接在硅片上作業所以不需要像傳統記憶體顆粒那樣要先黏到PCB上然後植球傳統記憶體 https://i.postimg.cc/nztWNM1t/2134.jpg

HBM https://i.postimg.cc/RCpRHNnr/29514443756.jpg

這種方法可以塞入更多的導線更細的導線基本是傳統記憶體的上百倍走線密度的提升就能大幅提升傳統走線帶來的副作用傳輸速度就大幅提升了另一個層面容量也會有差傳統記憶體一個顆粒能塞的容量很有限可能就幾個G 因為連接的植球引腳在底部所以很吃平面面積 HBM就不同了就一直往上堆疊就好你想堆多高就堆多高不吃平面面積透過TSV(一種在硅片上打洞然後把銅塞進去的技術) 把每一層硅片連接起來就能像積木一樣一直堆一直堆堆到工藝受不了為止大概就是這樣 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 218.164.129.226 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Engineer/M.1782132143.A.894.html