[討論] 系統設計工程師=FPGA驗證?

看板Tech_Job (科技人)作者 (希望工程師)時間11年前 (2013/08/18 22:31), 編輯推噓3(3025)
留言28則, 6人參與, 最新討論串1/3 (看更多)
前輩們好, 我最近接到台廠design houre面試邀請, 但不太懂工作內容想請教,職缺是: [系統設計工程師] Camera SoC系統開發與驗證等工作 具2年以上Camera軟硬體系統開發經驗為佳 應徵條件:大學以上,電機、電機與控制、自動控制、通訊工程、電信、電子相關科系 我之前是寫手機driver, 對這塊不太熟悉, 但很想進這家公司, 想多請教前輩的看法, 希望面試會更順利 ^^ 查了資料後,"我猜" 主要任務為FPGA驗證, 也就是: 1. 在 SoC designer 寫好 Verilog 之後, 著手驗證 FPGA, 需要非常熟悉 SoC spec., 接著寫c code燒錄到FPGA驗證各功能, 撰寫test plan, test case, 製作測試報告 2. 須熟悉 EDA tool (網路查到有Synopsy/cadence, POWERPCB/PROTEL/ORCAD) 3. 須熟悉 C/C++, Matlab, Perl, Tcl, SV, systemC 4. 需有電路設計概念 以上需求,除了C/C++之外都不會(怎麼會找我面試阿 >.<),不知這樣猜測正確嗎? 如果轉到 FPGA 驗證工作, 是否有 SW RD 轉 SW QA 的感覺呢 (因為偏驗證工作), 另外想請問,我的driver背景對此職缺有幫助嗎? 以上...謝謝大家.. --

08/18 23:50, , 1F
幹嘛想那麼多...把公司名po出來就有人告訴你答案了
08/18 23:50, 1F
其實我的疑問是職缺不是公司耶

08/18 23:56, , 2F
我也是做FPGA驗證,不過我要用verdi debug接線打通FPGA版RTL
08/18 23:56, 2F

08/18 23:58, , 3F
simulation提供designer debug,還要繞identify幫designer抓
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08/19 00:00, , 4F
訊號出來看,或改RTL拉訊號出來接scope給designer看,還要繞
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繞fpga image給軟體驗firmware...
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08/19 00:05, , 6F
因為要跑simualation,還是要trace RTL看chip的power sequen
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08/19 00:06, , 7F
e的FSM,reset sequence和ASIC/FPGA的clock tree架構...
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08/19 00:09, , 8F
不過我的工作只做驗證,是不能動ASIC版的RTL...滿鳥的工作
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08/19 00:13, , 9F
有時軟體RD無法讓firmware帶起FPGA image,還要猜firmware死
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08/19 00:14, , 10F
在哪一段code來判斷是合成參數不對還是記憶體size繞不對...
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08/19 00:18, , 11F
最慘是當最新版RTL進來,一個禮拜繞不出軟體RD可帶firmware
08/19 00:18, 11F

08/19 00:18, , 12F
的FPGA image就準備被軟體和PM開會痛罵...
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08/19 00:21, , 13F
所以當RTL進版的一個禮拜每天繞FPGA到半夜兩三點就為了隔天
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08/19 00:23, , 14F
有image可以試...才一年肝指數膽固醇高血壓全冒出來...
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08/19 00:23, , 15F
pl大 早點休息囉 明天還要上班
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08/19 11:02, , 16F
p大做的我們公司就hw designer通包,hw包FPGA/ASIC驗證
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08/19 11:03, , 17F
identify自己抓要不就抓給FW看,看來是我們chip太小顆
08/19 11:03, 17F

08/19 21:47, , 18F
plsung家的designer好懶,或是說很爽,是M的當紅炸子雞部門嗎?
08/19 21:47, 18F

08/20 00:00, , 19F
不是M,因為chip大所以分工割得比較細,designer們爽是因為打
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雜的事都被我們部門包下了...
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08/20 00:05, , 21F
designer爽自然流動率低,我因為只做打雜每天想走卻因為沒有
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08/20 00:06, , 22F
做到design要換工作變很困難...
08/20 00:06, 22F

08/20 00:17, , 23F
一是年紀大,二是像C或C++也沒熟到可以只做系統驗證...
08/20 00:17, 23F

08/20 02:06, , 24F
同一間公司不同bu的SD都不太一樣了,更何況不同公司..
08/20 02:06, 24F

08/20 11:52, , 25F
pls大的工作內容跟我蠻像~不過我還要兼做IP就是...
08/20 11:52, 25F

08/20 21:19, , 26F
我倒覺得如果只會寫verilog/simulation,看waveform debug
08/20 21:19, 26F

08/20 21:20, , 27F
這樣的designer,替代性很高沒有什麼競爭力,不過沒有要換工作
08/20 21:20, 27F

08/20 21:20, , 28F
就沒有競爭力的問題就是了
08/20 21:20, 28F
我還以為請問 designer 的工作就是這樣...有競爭力的 designer 需要甚麼技能呢? ※ 編輯: canxx 來自: 124.8.121.83 (08/20 22:36)
文章代碼(AID): #1I4Dgc4W (Tech_Job)
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