[自介] Digital IC APR Layout / IC佈局

看板soho (在家工作SOHO)作者asd1436 (襲雲)時間11年前 (2015/03/10 16:48)推噓0(0推 0噓 0→)

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※上次自介發表日：初次 -------------------------------------------------------(初次發表請填寫初次發表) ※ID 或暱稱：asd1436 ◎性別：男 ◎年次：77 ◎地區：新竹,台灣全省 ◎專長領域／工具：專長領域: Digital IC APR(Auto Place & Route) Layout RTL code to gate-level synthesis 專長工具: Synthesis-------------- Synopsys Design Compiler APR Layout-----------------Synopsys IC Compiler, Astro ,Laker Static Timing Analysis-------Synopsys PrimeTime, StarRC Logic equivalence check------Cadence Comformal, Synopsys Formality Verification(DRC/LVS)--------Cadence Calibre ◎現況：有正職收入 ◎開　始　時　間：隨時 ◎想：尋找廠商∕尋找客戶∕若有學生做APR有困難可議價協助 ------------------- ◎聯絡方式：a7469345@yahoo.com.tw or LineID:asd1436 ◎自介：大家好,本人從事數位IC APR layout ,專門負責將合成後的 Gatelevel netlist, 透過APR軟體, 以及各種Timing Analysis工具, 將整顆chip實現並完成靜態時序收斂接過 Whole chip, Block design 的案子, 包含純數位std cell以及含各種memory或其他 hard macro的design...etc.....接觸過的製程包含: 0.13um及0.18um皆有接觸過. 若公司或or學生有digital ic layout的需求, 麻煩請聯絡我! 謝謝! -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.128.230.220 ※ 文章網址: https://www.ptt.cc/bbs/soho/M.1425977285.A.00B.html