[請益] 台積 IC layout engineer

看板Tech_Job (科技人)作者 (meatballll)時間3小時前 (2025/04/22 11:52), 編輯推噓9(9016)
留言25則, 10人參與, 1小時前最新討論串1/1
大家好,最近看到台積2025開了這個職缺,之前沒見過,想詢問有人知道這個單位的工作 內容、風氣的消息嗎?工時會不會很長呢?另外台積不是量產晶片為何還需要這個缺呢? 很多問題,先謝謝大家的分享 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 123.195.34.115 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1745293959.A.17E.html

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進得去再說,可參考。DTP不是想去就
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去得了
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先進再說。
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想了解面試該準備什麼呢?或是主要
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台積layout team在畫什麼?認真想
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準備起來!謝謝大家
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layout team就在畫layout阿...
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designer叫你畫甚麼你就畫甚麼
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配合度高一點 機會比較大 我猜
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很急
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畫Test keys 吧。
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晶圓廠主要接觸到的電路大概就,ESD
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, GPIO, Xtal, SRAM, efuse, NVM 可
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能有些還有ADC DAC PLL. 這些也都
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需要Layout 來畫啊,不然叫designer
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自己畫嗎?
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製程測試要靠layout跟cad team去產
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生測試的layout 還有做cell最佳化
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所以需要layout 的人咩 layout又分
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IP / SRAM / Std cell 跟客戶來往頻
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繁就比較操(應付客製化)
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喔 對喔 還有STD CELL.
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*\_/*
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好像有些是外派客戶端
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DTP應該都先進製程 N2的layout吧
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文章代碼(AID): #1e1nA75- (Tech_Job)
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