[家教] Xilinx Vivado FPGA

看板HomeTeach (家教-徵老師)作者icurious (衝)時間2年前 (2023/10/25 22:19)推噓0(0推 0噓 1→)

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1.對象: 37 男 2.地點: 台北市文山區或附近區域 3.科目： Xilinx Vivado FPGA verilog 入門 4.上課時間： 1~5晚上(某幾天晚上) 或周日晚上 5.時薪： 510~1000 可以討論 6.條件：熟悉FPGA 與 verilog (學生或是社會人士皆可) 7.聯絡方式： 0928394056 請在早上11:00 ~ 晚上20:00之間聯絡我(先傳簡訊留下你電話我會再回你，站內信聯繫也行。) 8.附住: 我畢業於國立大學電子電機系，以前也從使用過FPGA & verilog，但不熟悉，目前想從AE轉行，所以想開始切入這塊。 9.本人問題: 1. Xilinx 介面問題(向時如何單純的compile RTL，error message怎麼看) 2.最根本的應該是沒有人帶我走一次整個FPGA的設計流程(從開始規劃到放進module 使用裡面的soc周邊到最後生成bitstream和 BSP整合) 很多軟體使用的關鍵點我不知道選項怎麼使用 3.怎麼跟周遭的標準介面或是 IP 整合 4.我任職的公司同時有 Altera 和 xilinx 和 Lattice(CPLD) 三種系統可以讓我練習所以環境無虞 5.我不期待有人能全能的教我但是只要教我他懂的地方我就可以接受 6.Debug技巧方式。 7.更詳細的問題，可以在電話中討論。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 123.193.90.210 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/HomeTeach/M.1698243560.A.62A.html ※ 編輯: icurious (123.193.90.210 臺灣), 10/25/2023 22:19:59