Re: [新聞] Claude Mythos登場！為防AI資安雙面刃

看板Stock (股票)作者waitrop (嘴砲無雙)時間1小時前 (2026/04/09 14:44)推噓8(8推 0噓 7→)

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※ 引述《LDPC (Channel Coding)》之銘言： : 大家快逃啊電池日快來了趁這機會吐槽Meta : 今天Meta公佈他們模型 Muse Spark 摘錄一下他們智慧體幹掉人類之力 : Muse Spark QQ 這次連API都不提供 : SWE-Bench 77.4 : Swe-Bench pro 52.4 : https://ibb.co/W4ZDhWpy : https://ai.meta.com/blog/introducing-muse-spark-msl/ : 人類學 : SWE-Bench Verifed 93.9 : SWE-bench pro 77.8 : https://ibb.co/0Vrr26KP : 快逃啊看到有人說AI取代軟體工程師, 資工可以走IC 設計跟電路設計, 這個只說對一半, 其實AI 最容易取代是IC設計, 尤其是數位設計的部分, 其實早在四五十年前起, 數位設計的人就每年都怕被EDA工具取代了, AI 就是更強力的EDA工具, 會把大部分的數位設計部分給取代, 剩下的就是架構師跟debug, 雖然AI可以幫忙debug, 但是距離寫扣造屎山的能力比起來, AI在debug跟修bug 方面, 還是有人類存活的空間, 我說的絕對不是憑空幻想, 我舉幾個例子, 1. 十幾年前我剛畢業的時候, 帶我的mentor 是個台灣人, 更精準的說, 是在四川重慶出生的國民黨老兵家庭, 跟著國民黨一起到台灣, 然後再到美國發展, 年紀很大, 他帶我一年就退休了當年就每天聽他講古, 他說他在美國的第一份工作是在王安電腦, 不要小看王安電腦, 當年是可以跟IBM Intel對打的公司, 他說他第一份工作是畫電路圖, 是真的用手刻的, 沒有EDA工具, 後來EDA工具出來, 一堆用手刻電路的人都失業了, 然後就是verilog, 畫電路變成用代碼寫 2. Formal Verification, 這塊不多說了, AI 跟 EDA工具包了, 這東西不是人力能做的 3. ECO, 我前幾天跟前同事們在聊天,聊AI, 我們提到從前ECO有多辛苦的事情, 因為你的verilog 轉成netlist之後, 人力很難看懂netlist 跟原代碼verilog的關係, 所以要修netlist 非常困難, 只有原本寫代碼的人, 才有可能做ECO, 現在有AI, ECO 拿netlist 跟verilog 一比對, 馬上修好數位設計是個非常標準的東西, 不論是clock, pipe, stage 等等的, 有非常非常標準的寫法跟規定, 比C 跟python 等程式語言更死板, 因為你是在設計電路, 不是真的在寫代碼, 這種東西根本是為了AI 跟 EDA而產生的尤其近代IC設計SoC設計, 都是架構師設計好架構, 每個block 切一切給RTL designer 寫, 以後只要架構師把架構設計好, 每個block 丟給AI 就好了, 你說代碼verilog 會看不懂, 以後產生的netlist 一樣看不懂, 都這樣搞了幾十年了, 有差嗎? block behavior 正確, 驗證能過, 就好了 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 76.103.225.6 (美國) ※ 文章網址: https://www.ptt.cc/bbs/Stock/M.1775717081.A.E10.html ※ 編輯: waitrop (76.103.225.6 美國), 04/09/2026 14:45:32